はじめに
AI半導体市場は、生成AIの普及によって急速に拡大しています。
世界中のデータセンターが高性能GPUを求めていますが、現在の供給不足は従来とは異なる要因で起きています。
従来の半導体供給不足は、主に前工程の製造能力が原因でした。
しかし現在は、前工程でGPUを製造できても、後工程であるパッケージングが追いつかず、最終製品として出荷できない状況が起きています。
特に、AI半導体に不可欠な先端パッケージ技術である CoWoS の供給が深刻に不足しています。
この変化は、半導体産業の構造が「微細化中心の前工程」から、「チップ同士を高速に接続し、メモリを近接配置する後工程」へ移りつつあることを示しています。
本コラムでは、CoWoSの基本構造、AI半導体の性能と供給に与える影響、産業構造の変化、2035年までの勝者企業、そして投資の観点からの重要点について整理していきます。
本コラムは連載の第４回目です。
・第1回：AIチップの2nm競争は“配線密度”で決まる HBM・RDL・BSPDNが変える半導体構造
・第2回：【2026年最新】AI-DCは“電力密度限界”で崩壊かー電力・消費電力・電源設計の本質
・第3回：HBMはなぜ“足りない”のか ― 需給逼迫の裏にある「製造+性能」限界の宿命
CoWoSとは何か
AI向け半導体の性能を大きく左右しているのが、CoWoS（Chip on Wafer on Substrate） の先端パッケージ技術です。
GPUの演算性能が向上しても、メモリとのデータ転送が追いつかなければ性能は発揮できません。
関連記事 ： CoWoS・CoPoS・CoWoPとは？ 若手エンジニアに向けた半導体パッケージ入門
CoWoSの基本構造
CoWoSの最大の特徴は、シリコンインターポーザと呼ばれる中間層を用いる点です。
これは、GPUとHBMを高密度に接続するための基板の役割を果たします。
従来のパッケージでは、有機基板上でチップ同士を接続していましたが、有機基板では配線幅や配線密度に限界があり、AI処理に必要な超高帯域を確保することが困難でした。
シリコンインターポーザを採用することで、次のような効果が得られます。
- 極めて高密度な配線を実現できる
- GPUとHBMを近接配置できる
- データ転送帯域が大幅に向上する
- 消費電力あたりの性能が改善する
CoWoSは“難しい技術”
CoWoSは構造が複雑で、製造難易度が非常に高い技術です。
特に以下の点が大きな課題になります。
1. 大面積インターポーザの製造が難しい
シリコンインターポーザは通常のロジックチップよりもはるかに大きく、欠陥が発生しやすくなります。
2. 複数チップの同時実装が必要
GPUと複数のHBMを同時に実装するため、どれか一つでも不良があると全体が不良になります。
3. 熱・応力の管理が難しい
HBMスタックや大面積インターポーザは熱膨張の差が大きく、応力による破損リスクが高くなります。
4. 専用設備が限られる
CoWoSを量産できる設備は限定的で、短期間で供給能力を増やすことが難しい。
CoWoSがAI半導体の“供給制約”を生む理由
現在のAI半導体市場では、前工程でGPUを製造できても、後工程であるパッケージングが追いつかず出荷できないという事態が起きています。
- CoWoSの供給能力がAIサーバーの出荷量を決める
- パッケージ工程が価格決定力を持つようになっている
- 供給が限られているため、顧客は長期契約で確保を急ぐ
つまり、AI半導体の競争は「チップを作れるか」ではなく、「それを実装できるか」に移行しています。
HBMの進化とCoWoSの重要性
HBMは世代が進むほどスタック数が増え、帯域も急増します。
- HBM3E：8〜12スタック
- HBM4：16スタック以上（予定）
スタック数が増えるほど、インターポーザの配線密度や面積が重要になり、CoWoSの技術的負荷はさらに高まります。
製造プロセスの構造変化：「前工程から後工程へ」
AIでは「計算」よりも「データ移動」が重要になる
AI処理では、GPUが膨大なデータを読み書きしながら演算を行います。
このとき、GPUとHBMの間でどれだけ高速にデータをやり取りできるかが性能のの決め手となります。
つまり、AI半導体の性能は 「GPUの演算性能 × メモリ帯域」 で決まると言っても過言ではありません。
この特性から、AI半導体のボトルネックは計算能力ではなく、データ移動の効率へと移りました。
その結果、後工程のパッケージ技術が性能を左右することとなりました。
微細化では解決できない「I/O密度の壁」
トランジスタの微細化が進んでも、チップ外との接続端子（I/O）の数はそれほど増えません。
AIでは膨大なデータを扱うため、I/O密度の限界が性能の壁となります。
- トランジスタは増える
- 演算能力も向上する
- しかし外部との接続数は増えない
このギャップが、AI半導体の性能を制約する最大の要因になっています。
パッケージは「実装」から「システム構築」へ進化する
従来、パッケージは前工程で作られたチップを“実装する場所”という位置づけでした。
しかし現在は、複数のチップを組み合わせて1つのシステムを構成する チップレット設計 が一般化し、パッケージはシステムアーキテクチャそのものを決める中核技術へと進化しています。
パッケージが担う役割は大きく変化しています。
| 従来のパッケージ | AI時代のパッケージ |
| チップを載せる“器” | システム全体を構築する“基盤” |
| 配線密度は限定的 | 超高密度配線が必須 |
| 熱設計は補助的 | 熱・応力管理が性能を左右 |
| 前工程が主役 | 後工程が性能の主役 |
関連記事 ：次世代半導体はSoCからChipletへ ―主な企業の戦略解説
市場構造の変化
これまでの主役は前工程を担うファウンドリでしたが、AI時代の到来によって、利益の中心は徐々に後工程であるパッケージ側へ移動しています。
これまでの利益の中心は前工程だった
長年、半導体産業の利益を最も生み出してきたのは、微細化を進める前工程でした。
- 2nm・3nmといった最先端プロセスの独占
- EUV露光装置など高額設備への投資力
- 高性能チップの量産能力
これらを持つ企業は高い価格決定力を持ち、業界の利益の大部分を占めてきました。
特にスマートフォン時代は、前工程の微細化が性能向上の中心であり、ファウンドリが圧倒的な主導権を握っていました。
AI時代はパッケージ側に利益が移動する
AI半導体では、GPUの性能そのものよりも、GPUとHBMをどれだけ高速に接続できるかが性能を決めます。
そのため、CoWoSなどの先端パッケージ技術が供給のボトルネックとなり、後工程の重要性が急上昇しています。
この構造変化により、次のような現象が起きています。
- パッケージ能力がAI半導体の出荷量を決める
- 供給が限られているため、顧客は長期契約で確保を急ぐ
- パッケージ企業の価格交渉力が上昇する
つまり、AI時代の利益は「供給が限られている領域」に集中しやすく、現在その中心にあるのが先端パッケージです。
なぜパッケージが利益を生むようになったのか
利益が後工程へ移動した背景には、次の3つの要因があります。
1. CoWoSの供給能力が極端に限られている
先端パッケージは設備が限られ、短期間で増産できません。
需要が急増する一方で供給が追いつかず、希少性が利益を生みます。
2. AI半導体の性能を決めるのはパッケージ側
GPUの演算性能よりも、HBMとの接続帯域が性能を左右します。
性能を左右するのがパッケージに移ったことで、価値もパッケージ側へ移動しています。
3. チップレット化で後工程の役割が拡大
複数チップを組み合わせる設計が主流となり、パッケージがシステム全体のアーキテクチャを決める存在になりました。
パッケージ企業のビジネスモデルが変わる
先端パッケージの重要性が高まるにつれ、後工程企業のビジネスモデルも変化しています。
● 従来：大量生産・低利益の加工工程
- 価格競争が激しい
- 顧客の設計に従う“受託加工”が中心
● 現在：高付加価値のシステム統合工程
- 高密度配線や3D積層など技術的ハードルが高い
- 顧客が供給確保のために長期契約を結ぶ
- 価格決定力が上昇し、利益率が改善
今後の利益構造はどう変わるか
AI半導体の需要が続く限り、利益の中心はしばらくパッケージ側に留まると考えられます。
特に以下の領域は、2030年代にかけて高い利益を生む可能性があると予想します。
- CoWoSなどの2.5Dパッケージ
- 3D積層パッケージ（SoIC、Foverosなど）
- HBMとパッケージの統合技術
- 大面積インターポーザ
- 光インターコネクトを含む次世代パッケージ
これらは設備投資が大きく、参入障壁が高いため、限られた企業が高い利益を享受する構造が続くでしょう。
企業分析：2035年までの勝者は誰か
AI半導体の競争軸が前工程から後工程へ移る中で、2035年の産業構造は現在とは大きく異なる姿になると予想します。
特に先端パッケージ技術は、性能・供給・コストのすべてを左右する中心技術となり、企業の競争力を決める最重要項目の一つとなるでしょう。
よって2035年の勝者は、世界市場と中国国内市場の二つに分かれると予想されます。
世界市場の覇者：TSMC（台湾）
TSMCは2035年においても、先端パッケージの分野で圧倒的な存在感を維持すると考えられます。
その理由は、
1. CoWoSの供給能力が圧倒的
TSMCはCoWoSの量産能力で世界トップを走り続けており、設備投資の規模も他社を大きく上回ります。
大面積インターポーザ、3Dパッケージ（SoIC）、HBM統合など、AI向けに必要な技術を総合的に揃えています。
２．NVIDIA・AMD・Broadcomなど主要顧客が依存
AI半導体の中心企業はほぼTSMCのパッケージを採用しており、この構造は2035年まで続く可能性が高いです。
顧客の依存度が高いほど、TSMCの価格決定力は強まります。
３．技術・設備・顧客の三位一体構造
TSMCは前工程と後工程を一体で最適化できるため、他社が追随しにくい競争優位を持っています。
対抗として台頭する企業：IntelとSamsung
TSMCが世界市場の中心である一方、2035年にはIntelとSamsungが対抗軸として存在感を高めると予想します。
１．Intel（米国）
Intelは、独自のパッケージ技術と米国政府の支援を背景に、2035年に大きく存在感を増すと考えられます。
強みとしては、
- EMIB・Foverosなど独自の3Dパッケージ技術
CoWoSとは異なるアプローチで高密度接続を実現しており、特にFoverosは3D化の流れと相性が良い。 - 米国政府の巨額支援
CHIPS法により、米国内でのパッケージ工場建設が加速。
地政学リスクの高まりにより、米国企業がIntelを選択する動機が強まる可能性。 - 国内サプライチェーンの強化
米国はAIインフラを国内で完結させる方向に動いており、Intelはその中心的役割を担います。
２．Samsung（韓国）
Samsungは、ロジック・メモリ・パッケージをすべて自社で持つ唯一の企業であり、2035年に向けて総合力が大きな武器となるでしょう。
強みとしては、
- ロジック・メモリ・パッケージの垂直統合
2030年代は、複数チップの統合が性能を左右するため、Samsungの総合力が生きる可能性。 - 大規模投資による量産能力の強化
韓国政府の支援により、パッケージ設備の拡張が進んでいます。
周辺サプライチェーンの勝者（日本・台湾・韓国）
AI半導体の需要拡大により、周辺サプライチェーン企業も大きな恩恵を受けます。
特に以下の企業は2035年に向けて安定した成長を予想します。
- Ibiden（日本）：AI向け基板で世界トップクラス
- 新光電気（日本）：高多層基板で圧倒的な技術力
- SK hynix（韓国）：HBMの世界トップ
- TEL（日本）：パッケージ装置の中心企業
中国：別の勝者を生む巨大エコシステム
中国企業は最先端プロセスへのアクセスが制限されているものの、国内市場の巨大さと国家支援により、2035年には独自の勝者を生み出すと考えられます。
１．SMIC（中国最大のファウンドリ）
- 最先端ではTSMCに追いつけない
- しかし国内需要だけで巨大市場を形成
- 7nm〜14nm世代のAIチップを大量供給
中国国内市場では圧倒的な勝者になります。
２．Huawei（Ascendシリーズ）
- AIチップを自社設計し、国内で急速に普及
- クラウド・ソフトウェアと垂直統合
- 国家・国有企業が全面採用
2035年には中国AIインフラの中心企業になる可能性が高いです。
３．JCET（中国最大の後工程企業）
- 国家支援で先端パッケージ設備を拡大
- Huawei・Alibaba・Baiduなど国内顧客を独占
- 中国版TSMC（後工程）として成長する可能性
４．CXMT（中国のDRAMメーカー）
- HBMの国産化を進める中心企業
- 国内AI市場向けHBMの主要供給企業へ成長
2035年の勝者は“二極化”する
2035年の半導体市場は、次のように整理できます。
| カテゴリー | 勝者企業 | 根拠 |
| 世界市場の覇者 | TSMC | CoWoS供給力・主要顧客の独占 |
| 対抗軸 | Intel・Samsung | 独自技術・国家支援・HBMの強み |
| 周辺サプライチェーン | Ibiden、新光電気、SK hynix、TEL | AI向け基板・HBM・装置の需要急増 |
| 中国国内市場の覇者 | Huawei、SMIC、JCET、CXMT | 国家支援・巨大市場・独自エコシステム |
2030〜2035ロードマップ：パッケージはどこまで進化するか
AIモデルの巨大化、データセンターの電力制約、メモリ帯域の限界など、複数の要因が同時に押し寄せることで、パッケージは単なる後工程ではなく、性能・供給・コストを決める中心技術へと完全に位置づけが変わると考えます。
2.5Dから3Dへの進化 ― 2035年に市場規模は“現在の3倍”へ
現在主流の2.5Dパッケージ（CoWoSなど）は、GPUとHBMを横方向に並べて接続する構造です。
しかし、AIモデルの巨大化により、2.5Dでは配線長や帯域に限界が見え始めています。
●3Dパッケージが主流になる理由
- メモリ帯域の要求が急増している
- 2.5Dでは配線長が限界に近づいている
- 垂直方向に積層することで帯域が2〜4倍に拡大
- 消費電力あたりの性能が大幅に改善
特にHBMのスタック数が増えるほど、3D化のメリットは大きくなります。
●市場規模の見通し
- 2024年：先端パッケージ市場 約450億ドル
- 2030年：1,000億ドル規模へ拡大
- 2035年：1,300〜1,500億ドル規模（約20兆円）
2035年には、3Dパッケージが市場の40〜50％を占め、AI半導体の“標準構造”になると予想されます。
●主要企業
- TSMC（SoIC）
- Intel（Foveros）
- Samsung（X-Cube）
- JCET（中国、国家支援で3D化を加速）
3D化は、2030年代のパッケージ技術の中心テーマになります。
チップレットの標準化
2030年代には、チップレットの標準化が進み、異なる企業のチップを組み合わせるエコシステムが形成される可能性があります。
●標準化が進む理由
- 大規模チップの製造コストが急上昇
- 歩留まり改善のために“分割設計”が必須
- AIアクセラレータの多様化により、モジュール化が求められる
- OCP（Open Compute Project）などが標準化を推進
●市場規模の見通し
- 2024年：チップレット市場 約60億ドル
- 2030年：300億ドル規模へ
- 2035年：500〜700億ドル規模へ成長
特にAIサーバー向けは年率20〜30％で成長すると見込まれています。
●標準化がもたらすインパクト
- CPU/GPU/AIアクセラレータがブロックのように組み合わせ可能
- 異なる企業のチップを混在させたシステムが登場
- 中堅ファウンドリ（UMC、GlobalFoundries）にも追い風
2035年には、モノリシック（単一大規模チップ）は高級品となり、チップレット構成が主流になると考えられます。
光インターコネクトの導入
消費電力の課題に対して、光を使ったデータ伝送（光インターコネクト）が注目されています。
●光インターコネクトが必要になる理由
- 電気配線では配線抵抗が増え、消費電力が急増
- AIサーバーの電力消費が2030年に“世界の電力の3〜4％”に到達
- 光は長距離でも損失が少なく、帯域が大幅に拡大
- 熱問題を大幅に軽減できる
●市場規模の見通し
- 2024年：光パッケージ市場 約10億ドル
- 2030年：80〜100億ドル規模へ
- 2035年：200〜300億ドル規模へ成長
特にデータセンター向けAIアクセラレータでは、光インターコネクトが“必須技術”になる可能性が高いです。
●主要企業
- Intel（シリコンフォトニクスの先行企業）
- Broadcom（光モジュールの世界最大手）
- TSMC（光パッケージの量産体制を構築中）
- 中国企業（InnoLight、Accelinkなど）
2035年には、GPUとメモリの接続の一部が光化し、光＋電気のハイブリッドパッケージが主流になると予測されます。
●2035年のパッケージ技術の全体像
| 技術 | 2035年の位置づけ | 市場規模 |
| 2.5Dパッケージ | 中価格帯へ移行 | 約5,000〜7,000億円 |
| 3Dパッケージ | AI半導体の標準 | 約8,000億〜1兆円 |
| チップレット | CPU/GPUの主流構成 | 約7,000億〜1兆円 |
| 光インターコネクト | 高性能AIの必須技術 | 約3,000億円 |
2035年のAI半導体は、「3D × チップレット × 光」という三位一体の技術で構成される時代に入ります。
まとめ
AI半導体の競争は、すでに新しいフェーズに入っています。
微細化による性能向上が限界に近づく中で、パッケージが性能と供給を支配する時代が到来しました。
これは単なる技術トレンドではなく、産業構造そのものの転換です。
パッケージ技術、材料、装置、基板など、これまで注目されてこなかった領域が、今後の成長を牽引する可能性があります。
